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《EDA技术》期末考试A卷
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第一题：填空题（每题3分，共30分，）
1. EDA技术的发展分为 MOS时代 、 MOS时代 和__ASIC___三个阶段。
2. EDA的设计输入主要包括 图形输入、HDL文本输入、状态机输入 。
3. 当前最流行的并成为IEEE标准的硬件描述语言包括：vhdl 和 verilog 。
4. 有三种端口类型，分别是 物理端口、逻辑端口和自定义端口。
5. 输入和双向端口不能声明为 寄存器 型。
6. 在常量表达示中，二进制是用 B 字母表示，八进制是用 O 字母表示，十六进制是用 H 字母表示。
7. 宽度为1位的变量称为 标量 ，如果在变量声明中没有指定位宽，则默认为 标量 。线宽大于1位的变量(包括net型和variable型)称为 向量 。
8. 表达式：8`h55&&8`haa 的值为 1 ，表达式：8`h55 & 8`haa的值为多少 0 。
9．语句 out=sel?inl:in0; 表示的意义是： 输出选择in1或in0 。
10．语句{3{a,b}} 表示的意义是： ab点的坐标 。
第二题：更多答案加微信：（1144766066）案下载：雅宝题库交流网（www.ybaotk.com）（每题5分，共20分）
1. 什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?
答案加微信：（1144766066）：:IP可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模SOC设计提供开发基础和开发 平台。IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
2. 基于FPGA/CPLD的数字系统没计流程包括哪些步骤?
答案加微信：（1144766066）：:1.设计输入，用一定的逻辑表达手段表达出来。 2.逻辑综合，将用一定的逻辑表达手段表达出来的设计经过一系列的操 作，分解成一系列的逻辑电路及对应关系(电路分解)。 3.目标器件的适配，在选用的目标器件中建立这些基本逻辑电路 的对应关系(逻辑实现)。 4.目标器件的编程/下载，将前面的软件设计经过编程变成具体的设计系统(物理实现)。 5.仿真/ 硬件测试，验证所设计的系统是否符合要求。同时，再设计过程中要进行有关“仿真”，即模拟有关设计结果，验证是否 与设计构想相符。
3. 说明GAL的OLMC有什么特点，它怎样实现可编程组合电路和时序电路?
答案加微信：（1144766066）：GAL（通用阵列逻辑器件）是通过对其中的OLMC（逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简 单模式），实现组合电路与时序电路设计的。
4. 阻塞赋值和非阻塞赋值有什么本质的区别?
答案加微信：（1144766066）：1、阻塞赋值阻塞赋值用等号(=)表示。为什么称这种赋值为阻塞赋值呢?因为在赋值时先计算RHS部分的值，这是赋值语 句不允许任何别的Verilog语言的干扰，直到现行的赋值完成时刻，即把RHS赋值给LHS的时刻，它才允许别的赋值语句 的执行。一般可综合的赋值操作在RHS不能设定延时(即使是0延时也不允许)。从理论上讲，它与后面的赋值语句只有概 念上的先后，而雅实质的延迟。若在RHS上加延迟，则在延迟时间会阻止赋值语句的执行，延迟后才进行赋值，这种赋 值语句是不可综合的，在需要综合的模块设计中不可使用这种风格的代码。所谓阻塞的概念是指在同一个always块中， 其后面的赋值语句从概念上是在前一句赋值语句结束之后再开始赋值的。2、非阻塞赋值非阻塞赋值用小于等于号(<=)表 示。为什么称这种赋值为非阻塞赋值呢?因为在赋值开始时计算RHS表达式，赋值操作时刻结束时更新LHS。在计算非阻 塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括其他的非阻塞赋值语句都可能计算RHS表达式和更新 LHS。非阻塞赋值允许其他的Verilog语句同时进行操作。非阻塞赋值可以看作两个步骤的过程:(1)在赋值开始时，计算非 阻塞赋值RHS表达式;(2)在赋值结束时，更新非阻塞赋值LHS表达式。非阻塞赋值操作只能用于对寄存器类型变量进行赋 值，因此只能用在“initial”块和“always”块等过程块中，而非阻塞赋值不允许用于连续赋值。
第三题：程序分析题（每题15分，共30分）
1. 分析程序并画出逻辑电路图及逻辑表达式：
module AOI(A,B,C,D,F);
input A,B,C,D;
output F;
wire A,B,C,D,F;
assign F=~((A&B) | (~(C&D)));
endmodule
2. 详细分析下面程序功能：
module count(out,data, load, reset,clk) ;
input load,clk,reset;
input[7:0] data;
output[7:0] out;
reg[7:0] out;
always @ (posedge clk)
begin
if ( !reset) out<=8'h00 ;
else if (load) out<=data;
else out<=out+1 ;
end
endmodule
第四题：设计题（每题20分，共20分，请在主观题区答案加微信：（1144766066）题）
用Verilog HDL设计一个74138的译码器电路。 |
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发表于 2021-1-28 10:42:43
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